量子誤り訂正（QEC）技術の開発企業であるRiverlaneは、第2世代のDeltaflow 2システムの性能指標を公開し、平均レイテンシ16.32µsを達成したことを実証した。この結果は、Googleの2024年「Willow」実験のデータを使用して達成されたもので、同実験では距離5（d5）の回転表面符号量子メモリテストが100万ラウンドにわたって実施された。実証されたレイテンシは、Googleの元の研究で報告された63µsの約4分の1である。さらにRiverlaneは、個々のデータウィンドウを処理する時間である最大サブショットレイテンシが、以前に公表されたベンチマークを10倍上回ったと報告している。
低レイテンシは、量子コンピュータの論理クロック速度を決定するため、リアルタイムQECにとって重要な要件である。マジック状態テレポーテーションなどの操作では、誤り訂正された測定結果が発行された後にのみ論理ゲートを実行できる。このレイテンシ（τ）が高すぎると、非クリフォードゲートの実行が不可能になり、普遍的な耐故障性計算への進展が停滞する。Riverlaneの現在の結果は、2048ビットRSA整数の因数分解などの実用規模アプリケーションに必要とされる業界公認の10µs閾値にプラットフォームを近づけるものである。
Deltaflow 2アーキテクチャは、フィールドプログラマブルゲートアレイ（FPGA）を活用したハードウェア中心のアプローチによってこれらの速度を達成している。主な特徴には、ラウンドあたり1µs未満でシンドロームを復号するよう設計された独自のLocal Clustering Decoder（LCD）が含まれる。量子処理ユニット（QPU）が生成する大量のデータスループットを管理するため、システムはストリーミングウィンドウイング方式を採用している。これにより、復号グラフを計算ショット全体の完了を待つのではなく、「チャンク」単位で連続的に処理でき、長時間実行される実験中のデータのバックログを防ぐことができる。
Deltaflowエコシステムの中核コンポーネントは、Quantum Error Correction interface（QECi）である。NVIDIAのNVLinkのような汎用データ移動プラットフォームとは対照的に、QECiはQEC専用に設計された専用のオープンソース仕様である。NVLinkがGPUと制御システム間の汎用トランスポート層を提供するのに対し、QECiは物理インターフェースとリアルタイム誤り解釈に必要な特定のデータフォーマットの両方を定義している。Riverlaneは、ROCEベースの物理インターフェース（GPUで一般的）はシステムが300物理量子ビットを超えてスケールするとボトルネックに遭遇する可能性があるのに対し、QECiは400ns未満のラウンドトリップレイテンシを維持するよう設計されていると指摘している。
報告された指標は、Riverlaneの複数年にわたるQECロードマップの「量子メモリ」フェーズ（フェーズ1）の完了を示している。2026年後半にリリース予定の次期Deltaflow 3は、単純な量子メモリから能動的な論理操作への移行を意図している。この次のフェーズでは、誤り訂正された論理ゲートを効率的に実行するためのラティス手術の実装と、より高い誤り抑制率の達成に焦点が当てられる。ロードマップの最終目標は、2033年までに「TeraQuOp」スケールに到達し、量子システムが1兆回の信頼性の高い論理操作を実行できるようにすることである。
高性能QPUからの連続データでリアルタイムQECを検証することにより、Riverlaneは実用規模システムへの実行可能な道筋を実証することを目指している。同社は、Googleの元の実験が主にデコーダレイテンシの最適化に焦点を当てたものではなかったが、これらの新しいベンチマークがシステムレベルの応答時間の基準を提供すると強調している。ハードウェア量子ビットタイプが高速化するにつれ、読み出し速度に復号スタックが追いつく能力は、耐故障性量子コンピュータの開発における主要な工学的課題であり続けている。
Deltaflow 2の性能指標とGoogleの2024年の結果との比較に関する完全な技術的詳細については、Riverlaneの公式ブログを参照されたい。QECi仕様とRiverlane Technology Roadmapに関する詳細情報は、同社のウェブサイトで確認できる。
2026年4月9日
