ヨーロッパの量子アーキテクチャ企業であるParityQCは、暗号技術、金融、材料科学における基盤アルゴリズムである量子フーリエ変換(QFT)の性能ベンチマークを発表した。IBM Quantum Heron r3プロセッサを使用し、チームは52個の超伝導量子ビットにわたってアルゴリズムの実行に成功した。これは2024年に報告された27量子ビットの実装から大幅な増加である。
この結果は、ParityQC独自のParity Twineアーキテクチャによってもたらされた。この回路コンパイル手法は、物理チップ上の量子ビット間で情報を移動させる標準的な方法であるSWAPゲートの必要性を排除する。このオーバーヘッドを取り除くことで、チームはゲート数と回路深度の両方を削減し、アルゴリズムをより高い忠実度で実行できるようにした。技術データによると、Parity Twineの性能上の優位性は超指数関数的O(exp(N2))にスケールする。
標準的な量子ハードウェアでは、量子ビットは通常、隣接する量子ビットとのみ相互作用する。「全対全」接続性を必要とするQFTのような複雑なアルゴリズムを実行するため、従来のコンパイラはSWAPネットワークを使用してチップ全体で量子ビット状態を物理的に移動させる。各SWAPゲートは3つのエンタングリングゲートで構成されているため、このプロセスは大きなノイズをもたらす。
Parity Twineは次の方法でこのプロセスを修正する:
- パリティ情報に基づく操作：物理量子ビットの状態を移動させる代わりに、CNOTまたはダブルCNOT（DCNOT）ゲートのシーケンスを使用して、ハードウェアに沿って「パリティ情報」を移動させます。
- ハードウェアを考慮したコンパイル：このアーキテクチャは、IBMのヘビーヘキサゴナルレイアウトなど、ハードウェアの特定の物理トポロジーを尊重するように設計されています。
- iSWAP最適化：ネイティブiSWAPゲートをサポートするプラットフォーム（Rigetti's Ankaa-3など）では、Parity Twineは必要なエンタングリングゲートを半分に削減し、2量子ビットゲート数の理論的下限に到達できます。
この実装は50個以上の量子ビットに対してプロセス忠実度(F≈10−2)を達成し、ハードウェアとアーキテクチャの共同設計が成熟するにつれて、量子アルゴリズムの実行がより効率的になっていることを示唆している。IBMクォンタム採用担当副社長のScott Crowderは、Parity Twineの実証が複雑な最適化問題を解決するアルゴリズムのハードウェア対応実装のモデルとして機能すると指摘した。
量子技術が産業展開に移行するにつれて、ゲート効率のこれらの改善は、創薬のための分子シミュレーションや高頻度金融モデリングを支援することが期待されている。ベンチマークの完全な技術結果は[arXiv:2604.12465](https://arxiv.org/pdf/2604.12465)に公開されている。
QFT記録ベンチマークに関する公式プレスリリースについては、ParityQCのニュースルームを参照されたい。完全な技術論文「量子フーリエ変換における記録的忠実度の実証」はarXivで入手可能である。
2026年4月16日
