D-Wave Quantum Inc. (NYSE: QBTS)は、商用の耐障害性量子コンピューティングシステムの製造を目指したゲートモデル開発ロードマップを発表した。ニューヨーク証券取引所で開催された同社初の投資家向け説明会で発表されたこの戦略計画は、2032年までに100万回以上の演算が可能な100論理量子ビットシステムを提供する軌道を示している。この長期的なシステムアーキテクチャには、最近買収したQuantum Circuits, Inc.の資産ポートフォリオが組み込まれており、D-Waveの既存の極低温インフラストラクチャと、特殊な超伝導デュアルレール量子ビット設計および統合量子誤り訂正(QEC)を組み合わせている。
技術ロードマップは、誤り訂正に通常必要とされる物理量子ビットのオーバーヘッドを削減するため、ハードウェアレベルでの誤り低減に焦点を当てている。標準的な超伝導トランズモンアーキテクチャは、アクティブゲートサイクル中に誤りを本質的に識別できないが、D-Waveの超伝導デュアルレールアーキテクチャは、誤り検出メカニズムを個々の量子ビットコンポーネントに直接組み込んでいる。このハードウェアレベルのレイアウトは、計算中に発生する物理的誤りの約90%を識別するように設計されている。単一量子ビットレベルで誤りを分離することにより、デュアルレールシステムは初期テスト構成全体で99.9%の2量子ビットゲート忠実度のベースラインを実証している。
D-Waveのスケーリングフレームワークを導く中心的な指標はラムダ(λ)であり、これは誤り訂正能力の増分ごとに達成される誤り低減率を測定する。現代の多量子ビットプラットフォームは約2のラムダ値で動作しており、各訂正ステップで誤りを半減させるが、D-Waveのロードマップは10のラムダ値を目標としている。この誤り抑制指標は、超伝導回路の高速サイクル時間を活用しており、中性原子やイオントラップの代替手段よりも100から1,000倍速く誤り訂正ルーチンを実行する。段階的な開発タイムラインでは、2026年に17物理量子ビットシステムで2倍の論理誤り低減を達成し、2027年には49物理量子ビットアレイ(20倍の誤り低減)にスケールし、2028年には181物理量子ビットアーキテクチャで2,000倍の誤り抑制の青写真を確立する予定である。
このゲートモデルロードマップの実行により、D-Waveは二重プラットフォームハードウェアプロバイダーとしての地位を確立し、Advantage2™プロセッサなどの確立された商用量子アニーリングシステムのラインを補完する。完成したゲートモデルチップは、同社の既存のLeap™量子クラウドサービスインフラストラクチャに直接統合され、企業ユーザーがハイブリッド古典量子ワークフローを実行できるようになる。2030年までに初期の耐障害性アルゴリズムを実行するための10論理量子ビットアレイを目標とし、続いて2032年までに100論理量子ビット層を実現することで、このプラットフォームは量子人工知能や分子化学シミュレーションのための高密度行列計算をオフロードするように設計されており、最適化とゲートモデルのワークロードを同時に処理できるようハードウェアを位置づけている。
公式の企業戦略リリースは、D-Wave Quantumのニュースルームで確認できる。D-Waveのゲートモデルロードマップと技術の詳細についても確認できる。
2026年6月1日
