IMDEA Software Institute、Nokia Bell Labs、マドリード・コンプルテンセ大学、アールト大学、Quoblyの研究者らは、量子LDPC符号のリアルタイム復号のためのFPGAベースのハードウェアアーキテクチャを開発した。ArXivに公開されたこの設計は、レイテンシ、物理面積、消費電力に最適化された構造レイアウト内で相関エラー配列を管理する。このアーキテクチャは、複雑な多量子ビットシンドローム依存性を処理するために、無制限なハードウェア並列化ではなく、対象を絞ったリソース再利用ループを活用し、量子誤り訂正（QEC）層の物理的スケーリングを妨げる古典的計算処理のボトルネックに対処している。
デコーダの内部レイアウトは、特殊化されたGraph Augmentation and Rewiring for Inference（GARI）フレームワークに直接対応している。標準的な復号ルーチンは通常、空間的なXおよびZエラー座標を独立に処理するが、これは位相とビット反転パラメータが結合Y型障害を通じて関連付けられた際に追跡精度を低下させる。GARI変換は、相関変数を分離し、Yエラーに関わる短い4サイクルを排除することで、基礎となる検出器エラーモデル行列を変更し、絡み合ったグラフを構造化されたUおよびV座標依存性に置き換える。この代数的再構成により、ハードウェアは結合された復号タスクを分離された実行パス上に分散でき、エラー領域間の反復的情報交換を維持しながら有害なメッセージ相関を抑制する。
この再構成された行列を実行するために、アーキテクチャは処理タスクを信念伝播（BP）コアと並列化追跡ブロックに分割する。主要なDXおよびDZ行列は、正規化Min-Sum規則に従って計算パラメータを順次更新する、メモリベースの逐次スケジュールBPユニットを通じてルーティングされる。同時に、UおよびV行列の独立したチェック構造は、シリアルコアと処理間隔を同期させるために、別個のハードウェアタイル内で並列化される。これらの交互の計算パス間のデータ転送は、バイナリ基数ソートステージを使用してN対Nパイプラインルーターとして動作するモジュラーCrossbar相互接続によって処理され、明示的な古典的コントローラロジックをバイパスしてルーティング輻輳およびデータバスストール状態を防止する。
ハードウェア実装は、AMD VCU19P FPGA（およびVU29P FPGAファブリックにマッピング）上で評価され、12回連続のシンドローム測定ラウンドのウィンドウにわたって[[144,12,12]]二変量バイシクル符号を復号した。内部ルーティング圧力とメモリフットプリントを最小化するため、アーキテクチャは数値量子化制約を適用し、入力対数尤度比（LLR）を6ビット、チェックノードメッセージを8ビット、変数ノード値を10ビットに制限しながら、古典的浮動小数点追跡モデルの数値精度を近似する。AXI-Streamポートを通じて約274 MHzの動作周波数で実行され、パイプライン実行ループはラウンドあたり平均596 nsの復号レイテンシを実現し、ハードウェア現実的な相関ノイズ分布下でのリアルタイム復号制約を満たしている。
個別の処理要件を削減することで、この設計により複数の独立した復号コアを単一のシリコン上に統合できる。個別のコアは、総論理ルックアップテーブル（LUT）の7.5%、レジスタの3.5%、内部ブロックRAM（BRAM）要素の26%からなる制限されたフットプリントを消費し、これはメモリ圧力を低減するためにURAMブロックに部分的にマッピングできる。このリソース効率により、3デコーダアンサンブル構成が単一のVCU19P FPGAボード内で同時に実行可能となる。この空間密度は、マルチコアデコーダを実行するために必要なデバイスオーバーヘッドを低減し、24個の並行デコーダからなる完全な追跡アンサンブルを、完全並列化された代替アーキテクチャが必要とする48ボードではなく、8つの物理ハードウェアデバイスに展開できるようにする。
詳細なシリコンリソース配分、行列変換導出、ルーティングレイテンシベンチマークは、arXivで入手可能な完全なプレプリント原稿で確認できる。
2026年6月24日
