富士通とQuTech社は、Element Six社との共同研究により、ダイヤモンドスピン量子ビットにおける完全な汎用量子ゲートセットで0.1%未満のエラー確率を実証し、フォールトトレラント量子コンピューティングに向けた重要な一歩を達成しました。この量子ビット方式における汎用ゲートセットのすべての操作で、このような低エラー率が報告されたのは初めてです。Physical Review Appliedに掲載されたこの成果は、量子エラー訂正に必要な閾値を超え、実用的でスケーラブルな量子計算への重要な基盤を築きました。
実験では、ダイヤモンド中の窒素空孔（NV）中心を使用し、電子スピンとそれに関連する窒素核スピンで構成される2量子ビットシステムを形成しました。デコヒーレンスを減少させ、ゲートの安定性を向上させるため、研究チームは標準レベルよりも大幅に低い0.01%の炭素13同位体濃度を持つ超高純度ダイヤモンドを使用しました。また、環境との相互作用を抑制するためのデカップリングゲートシーケンスを適用し、ゲートセットトモグラフィーを使用してすべてのゲート操作を完全に特性評価し最適化しました。これらの取り組みにより、単一量子ビットゲートと2量子ビットゲートの両方で99.9%以上の忠実度を達成し、現在使用されている多くの超伝導系やイオントラップシステムをも上回りました。
ダイヤモンドスピン量子ビットは、比較的長いコヒーレンス時間、超伝導量子ビットと比べて高温（約10K）での動作、光子との結合による自然な光学的接続性など、いくつかの重要な利点を提供します。これらの特徴により、モジュール型量子コンピュータと分散型量子ネットワークの両方に有望な選択肢となっています。研究者たちは、最大800のゲート操作からなる人工アルゴリズムを実行し、理論的予測と一致する結果を得ることでゲートの精度を実証し、制御性と再現性の両方を示しました。
今後、富士通とQuTech社は、より大規模な核スピンレジスタへの拡張、離れた電子スピン量子ビット間の光学的相互接続の開発、極低温CMOS技術を用いた制御回路の統合により、このアーキテクチャをスケールアップする計画です。共同ロードマップには、チップスケールの統合とフルスタック量子プロセッサのためのアーキテクチャ開発も含まれています。
この成果は、ダイヤモンドベースの量子プラットフォームの勢いを強化し、学術界と産業界の分野横断的な協力の重要性を浮き彫りにしています。デルフト工科大学のTim Taminiau教授が指摘するように、汎用ゲートセットで0.1%未満のエラー率を達成することは、スケーラブルな量子システムの重要な要件であり、システムレベルの開発の次段階への扉を開きました。
2025年3月28日
