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量子コンピュータ関連銘柄 更新: 10/12 12:45(日本時間)
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パートナーシップ・提携

XanaduとAMD、PennyLane向けオープンソースBackline拡張機能を発表

要約

XanaduとAMDは、量子プロセッサと古典コンピュータを超低遅延で接続するオープンソースのフレームワーク「Backline」を発表した。マイクロ秒単位のリアルタイム量子誤り訂正を実現し、標準的なAMD製CPU・GPU・FPGAで動作する。

Xanadu Quantum Technologies(NASDAQ/TSX: XNDU)とAMD(NASDAQ: AMD)は、量子処理ユニット(QPU)と古典的ハードウェアエンジンを接続するオープンソースの異種混合コンパイル・実行フレームワークであるBacklineを発表した。Xanadu の PennyLane プラットフォームおよび MLIR ベースの Catalyst コンパイラに統合された Backline は、CPU、GPU、FPGA、SmartNIC 間を Python ネイティブかつ超低遅延で接続する。このソフトウェアは、量子誤り訂正(QEC)、高速光ネットワークルーティング、量子センシングに必要なマイクロ秒スケールの直接通信を提供することで、古典・量子間のデータボトルネックを解消する。

物理量子ビットがデコヒーレンスを起こす前にリアルタイムQECを実行するため、Backline はエンドツーエンドのループレイテンシを3マイクロ秒未満(CPUループ平均2.3μs、GPUループ平均4.4μs)に抑えている。RoCE v2プロトコルによるRemote Direct Memory Access(RDMA)上で動作し、本システムはゼロコピーのユーザー空間メモリ(libibverbs)を利用することで、Linuxカーネルのコンテキストスイッチや主記憶のボトルネックを回避する。この速度により、Pythonベースのシンドロームデコーダーは、FPGAコントローラーからの量子測定結果を処理し、厳格なマイクロ秒単位の実行予算内でゲート補正を発行できる。

Backlineは、AMD EPYC™やThreadripper™ CPUのような標準的なエンタープライズプロセッサが、カスタムASICやベンダーロックされた制御ハードウェアを必要とせずとも、そのままで1桁マイクロ秒台のフィードバックループを処理できることを実証している。開発チームは、標準的なワークステーション上で低遅延フィードバックルーチンをプロトタイプし、その後エンタープライズ向けのAMD Instinct™ GPU(MI200/MI300)やAMD Versal™ VPK120 アダプティブFPGAへとスケールアップできる。このハードウェア非依存のアーキテクチャは、GPUの供給制約や特殊な共有メモリサーバー要件を回避する。

[ Backline 異種混合量子・古典アーキテクチャスタック ]
ハードウェア層AMDシリコンの相互運用性レイテンシ・コンパイルにおける役割
QPUコントローラー• AMD Versal™ VPK120 アダプティブFPGA• ERNIC™ RDMA IPコア統合• 固定・サブマイクロ秒のリアルタイムロジック• 導波路/ツイーザー信号の直接入出力
コプロセッサ・デコーダー• AMD Instinct™ GPU(MI200/MI300)• AMD EPYC™ & Threadripper™ CPU• 2.3μs〜4.4μsの往復デコーダー• リアルタイムTriton/Python QECカーネル
ネットワークトランスポート• AMD Pensando™ SmartNIC/RoCE v2• ゼロコピーのユーザー空間libibverbsメモリ

本フレームワークは、低レベルなハードウェア記述言語を統一されたPythonワークフローに置き換える。Tritonのようなライブラリを使用することで、開発者は7量子ビットのSteane code向けのルックアップテーブル型デコーダーなどのカスタムデコーダーを、PennyLane内で直接記述・コンパイルできる。CatalystはこれらのPython入力をMLIRダイアレクトを通じて変換し、接続されたハードウェアノード間で実行タスクを自動的にコンパイル・ルーティングしながら、切り替えコストや専有ソフトウェアへのロックインを排除する。

Backlineは、常温フォトニクス、超伝導回路、中性原子、イオントラップなど多様なQPUモダリティと古典的スーパーコンピュータを橋渡しするための、オープンかつ実運用可能な基盤を提供する。このオープンソースリリースは、Xanaduのフォールトトレラントなフォトニックハードウェアのロードマップを支えると同時に、学術研究機関やエンタープライズのエンジニアリングチームに対して、ハイブリッド量子アプリケーションを展開するための標準化された制御スタックを提供する。

Xanaduによる公式プレスリリースはこちらこちら、AMD Developer Portalでの技術ベンチマークの確認はこちら、GitHubでのソースコードへのアクセスはこちら、PennyLane Backline低遅延チュートリアルの確認はこちら、AMD Developer Cloudでのデプロイオプションのテストはこちら、Xanadu PDFでの技術ホワイトペーパーの閲覧はこちらからご確認いただきたい。

2026年9月10日

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