フォールトトレラントアーキテクチャ開発企業 Iceberg Quantum とシリコンスピン量子ビット提供企業 Diraq は、IcebergのPinnacle量子低密度パリティ検査（qLDPC） アーキテクチャをDiraqのシリコンスピン量子ビットハードウェアプラットフォーム上でコンパイルし、検証しました。NVIDIA CUDA-Q Logical の論理オーケストレーションレイヤーへの早期アクセスにより実現したこのクロススタック統合は、高レートのqLDPC誤り訂正符号が、グローバルな非局所配線格子や制約のない物理的相互接続を必要とせずに、物理的なシリコンスピンハードウェア上へコンパイル可能であることを実証しています。
コンパイルマッピングはPinnacleのモジュール型Processing Unit構造を活用し、非局所量子ビットルーティングをQPUダイ全体ではなく局所的な処理ブロック内に厳密に制限します。一般化自転車（GB）qLDPC符号に必要なブロック内非局所接続を実現するため、このアーキテクチャは電子シャトリング（シリコンアレイ上でスピン量子ビットを物理的に移動させる方式）を利用します。ブロック内シャトリングスケジュールと符号構造を最適化することで、チームはシャトリング誘起デコヒーレンスを標準的な物理ゲート誤差予算内に収め、ハードウェアを考慮した物理量子ビット数推定を理論論文の予測値と5%以内の差に一致させました。
| [ Iceberg Pinnacle & Diraq シリコンスピンコンパイルパラメータ ] | ||
|---|---|---|
| システム層 | ハードウェアとルーティング実装 | CUDA-Q Logical と QEC 出力 |
| 物理量子ビットプラットフォーム | • DiraqシリコンCMOSスピントランジスタ• 物理量子ビット数: 150,000量子ビット | • 目標論理量子ビット出力: 1,000論理量子ビット• 論理量子ビットあたり約150物理量子ビット |
| 相互接続とルーティング | • ブロック内電子シャトリングループ• 局所化モジュール型qLDPC接続 | • 論理プリミティブ（加算器）のネイティブコンパイル• フルスタックリソース見積もり生成 |
| QECアーキテクチャ | • Iceberg Pinnacle QLDPC（GB符号）• 統合マジックステート蒸留と注入 | • シャトリング依存ノイズ予算の検証• 理論量子ビット推定値との5%以内の差異 |
CUDA-Q Logical統合により、論理加算器回路などの主要なフォールトトレラントプリミティブのエンドツーエンドコンパイルが可能になり、Diraqハードウェアモデル上の物理操作に直接マッピングされました。ハードウェアを考慮したコンパイルは、The Case for Siliconで概説されたDiraqの技術目標を検証し、150,000の物理量子ビット（論理量子ビットあたり約150物理量子ビット）で1,000の論理量子ビットをサポートできることを確認し、従来のサーフェスコード実装と比較して物理ハードウェア要件を約1桁削減します。
Diraq Newsdeskの共同プレスリリースはこちら、Iceberg Quantum Blogの技術ブリーフィングはこちら、Iceberg QuantumのPinnacleアーキテクチャとQLDPCベンチマークの詳細な分析はこちら、DiraqのシリコンQPUロードマップと資金調達に関するこれまでの報道はこちらでご覧いただけます。
2026年9月14日
