QC Design、ハードウェア現実的なFTQCシミュレーションのためにPlaquetteプラットフォームとNVIDIA CUDA-Q Logicalを統合

フォールトトレラント量子設計自動化開発企業QC Designは、同社の主力プラットフォームPlaquetteとNVIDIA CUDA-Q Logicalとの統合を発表しました。2026年9月14日に発表されたこの統合は、高水準の量子誤り訂正（QEC）回路コンパイルとデバイス固有の物理ノイズモデルを接続し、ハードウェアエンジニアリングチームが現実的で物理ベースの誤りチャネル下でラティス手術や論理ゲートプロトコルをシミュレーションできるようにします。

この共同ワークフローは、フォールトトレラント量子コンピューティング（FTQC）のリソース見積もりにおける体系的な不一致に対処するものです。従来のQECコンパイルツールは、理想化されたクリフォード仮定と単純化されたパウリノイズ近似に依存しており、複雑な物理デバイスダイナミクスの動作上の影響を不明瞭にしています。Plaquetteの物理シミュレーションサンプラー（独自のXPauliおよび近クリフォードエンジンを含む）をCUDA-Q Logicalの拡張可能なコンパイル層と連携させることで、開発者はコンパイルされたQECコード構造を、多状態リーク、コヒーレント過回転、シャトリング誘起デコヒーレンスなどの連続非パウリノイズモデル下で評価できます。

初期検証研究において、QC Designは、多状態リークダイナミクスを受ける2つの表面コード論理量子ビット間のラティス手術CXゲートをモデル化しました。シミュレーションにより、物理2量子ビットエンタングリングゲートに0.2%のリーク率を導入すると、フォールトトレラント回路ノイズ閾値が約60%低下することが実証されました。この結果は、未軽減の物理的不完全性が理論的なコード閾値をどのように変化させるかを定量化し、ハードウェアメーカーが誤り予算を割り当て、FTQC展開ロードマップを検証するためのデータに基づくベースラインを提供します。

QC Designのニュースリリースはこちらでご覧いただけます。基礎となる物理エンジンはarXivこちらで調査でき、QC DesignのPlaquetteハードウェア対応シミュレーションフレームワークに関する以前の記事はこちら、ゲージ理論的誤り訂正ベンチマーキングに関する以前の記事はこちらでお読みいただけます。

2026年9月14日