Riverlaneは、Local Clustering Decoder（LCD）の論文がNature Communicationsに査読付きで掲載されたことを発表した。この論文は、リアルタイムの量子誤り訂正（QEC）のためのハードウェア統合ソリューションを実証している。LCDは、リアルタイム速度（1ラウンドあたり1μs未満）、高精度、適応性能を同時に実現した初のハードウェアデコーダチップである。この同時達成は「バックログ問題」に対して極めて重要であり、これは古典コントローラが処理できる速度よりも速くエラーデータ（シンドローム）が蓄積される問題である。
FPGA ハードウェア上に実装されたLCDアーキテクチャは、粗粒度の並列設計を利用してスループットとリソース効率のバランスを取っている。近接する量子ビットエラーをクラスタにグループ化し、それらを並列に解決する方式で動作する。この手法は、多くの主要な量子ハードウェアプロバイダーが使用する表面コードアーキテクチャに自然に適合している。
LCDの主要な技術的差別化要因は、その適応性エンジンである。量子コンピュータが動作する際、デコーダは制御信号に応答して内部ノイズモデルを継続的に更新する。これにより、システムは「リーケージ」などの相関エラーを認識し軽減できる。リーケージとは、量子ビットが計算基底（∣0⟩と∣1⟩）からより高い励起状態（∣2⟩）へドリフトする有害なイベントである。「オンザフライ」で調整することで、デコーダは道路状況の変化に基づいて経路を再計算するGPSのように機能する。
この研究は、適応的デコーディングによってフォールトトレランスに必要な物理量子ビットのオーバーヘッドを最大75%削減できることを実証している。リーケージが支配的なノイズモデルにおいて、LCDはコード距離d=17で目標とする論理性能を達成したが、非適応デコーダではd=33が必要だった。物理量子ビットはコード距離の2乗（d²）でスケールするため、この効率化により従来設計の約4分の1のサイズのシステムが可能になる。
LCD技術はRiverlaneのDeltaflow QECスタックの中核を形成しており、すでにInfleqtion、Oxford Quantum Circuits、Rigetti Computing、Oak Ridge National Laboratoryなどのパートナーに展開されている。Riverlaneのロードマップでは、2026年後半にDeltaflow 3を目標としており、論理演算中にエラーを継続的に検出・訂正する「ストリーミングロジック」を導入する予定で、これは百万量子ビットシステムの前提条件である。
Nature Communicationsの完全な研究論文および公式発表を参照されたい。
2025年12月19日
