量子ハードウェア開発企業EeroQは、商用シリコン制御アーキテクチャを用いて超流動ヘリウム上で電子を選択的に二次元輸送する実験結果を査読付き論文として発表した。Physical Review Appliedに掲載された研究論文「CMOS制御プラットフォームを用いたヘリウム上での電子の選択的シャトリング」は、同社のモバイルスピン量子ビット輸送層の構造的完全性を実証している。標準的なマイクロエレクトロニクスチップ上に凝縮された原子レベルで平滑な液体ヘリウム膜上で電子パケットを移動させることにより、このシステムは無損失の長距離電荷輸送を実現し、固体量子アーキテクチャで位相デコヒーレンスや信号劣化を引き起こす材料不純物や電荷トラップを回避している。
トラップ電子または量子ドットプラットフォームをスケーリングする際の主要な工学的制約は配線のボトルネックである。量子ビット数が増加すると、従来のアーキテクチャでは通常、各トラップサイトごとに専用の非局所制御線が必要となり、希釈冷凍機スタック全体で大規模な熱配線と幾何学的輻輳が発生する。EeroQはこのスケーリング障壁に対し、「Wonder Lake」プロトタイプチップをマクロスケールの電荷結合素子(CCD)として構成することで対処している。これはデジタル撮像ハードウェアで使用されるシリコンセンサーグリッドに類似した多重化レイアウトである。
基盤となるマイクロアーキテクチャは、薄い液体ヘリウム層で満たされたマイクロチャネルの二次元ネットワークで構成されている。液体ヘリウムは固体半導体に見られるランダムな化学的ダングリングボンドや格子欠陥がないため、浮遊電子に対して完全に均一なポテンシャル表面を形成する。わずか14本のグローバル制御線を使用して、オンチップCMOS回路は、数十個の粒子を含む電子パケットから単一電子量子ビットまでを、128本の並列輸送経路のいずれかを通じて選択的に誘導する。この「ユニットセル」レイアウトはモノリシックアレイ全体で32回繰り返され、局所化されたストレージ領域、オンチップ静電センサー、および予定されているゲート領域間に高密度接続回廊を作り出している。
筆頭著者K.E.カストリアとCEOニック・ファリーナを含む共同エンジニアリングパネルの監督下で、ハードウェアは米国の商用半導体ファウンドリSkyWater Technologyにおいて標準的な130nm CMOSプロセスフローを使用して製造された。検証テストの際、チームは電子パケットに連続的な高周波クロッキングシーケンスを適用した。
標準的なマイクロエレクトロニクスフットプリント上で情報を動的にシャッフルするこの能力は、高距離トポロジカル誤り訂正のレイアウト要件を簡素化し、EeroQが専用のクリーンルーム製造ツールを構築することなく、既存の商用半導体製造ラインを活用してハードウェアをスケーリングすることを可能にする。
EeroQ Newsroomでの公式企業発表、およびPhysical Review Appliedを通じた査読付き論文を直接参照されたい。
2026年7月10日
